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upgrade

Failure in Logic Upgrading Process

Publication Date:  2012-07-27 Views:  50 Downloads:  0
Issue Description
Upgrade failure when upgrading PIC logic on LPU+2*PIC board, causing board cannot be register.
Alarm Information
error message from Router.  
Upgrade file of LPU5 by jtag! Continue?[Y/N]:y
Attention:Do not pull out or reset the board being upgraded
Starting upgrade File, Please wait......
Please confirm the 5's board match the upgrade content. Continue?[Y/N]:y
Please wait......
FileNo:0X80101c05,DesFileID:0X0 SlotID:5, FileName:cfcard:/v200r001b02usp02.cc.
VOS_VFS_Open file success.
VOS_VFS_Read file head success.
file 71 match JTAG data file.
FileHeader.stFile[71].ulOffset:0X2d5e82c,Len:23376.
VOS_VFS_Read Ret:23024.
LogSlotID:5, PhySlotID:4, JTAGSlotID:4.
Decompress JTAG Data.
DataLen:297102, DesLen:0.
Warning!Slot 5 is under upgrade by jtag, dump this msg.
*0.86585849 OC-NE5000E-1-EZ LOAD/8/LOADLRM:From LPU on slot 5 Receive Message 1 
%Aug 18 17:20:08 2006 OC-NE5000E-1-EZ SRM/4/Reset:LPU5 is reset, the reason is:LPU update finished by JTAG,and reset lpu!.
Upgrade Slot 5 PLD(0X80101c05) file, please waiting......
SVFRoot Buf:7bd03144,Len:297102,Slot:4
Trying to reset STA101...OK
Trying to Reset ASP by /TRST...OK
Trying to Reset ASP by keep five continuous tms high...OK
Starting STA101 memory BIST...OK
Starting STA101 LOOP-BACK test...OK
Match ASP address OK
Now programing the PLD, please wait.................................................................................................................................
Test Fail! The error line is 2040                        
Handling Process
null
Root Cause
From the error message it can be seem that the logic is upgraded but it failed during verification. With this we can determine that the JTAG link is connected but some data is sampled wrongly by the logic IC, causing final verification failed.
Suggestions
On the perspective of signal analysis, during the signal transferring progress, a mismatch impedance has cause the clock signal blemish, hence when clock sampling the data, it might analyze 1 become 0, this will cause error during the final verification.
Normally this problem will not occur, this is because logic IC will have a tolerance value of 10%, where else clock cycle is acceptable from 0.7V-2.5V, but if the IC can not met the specification, it will cause the above problem. 

END